1.本技术涉及半导体技术领域，输出收集尤其涉及一种输出收集阱结构及图像传感器。阱结
背景技术：
2.时间延时积分(time delay integration，构及简称tdi)图像传感器已在工业检测和医学成像等领域有着广泛的图像应用。时间延时积分图像传感器的传感成像机理为对拍摄物体所经过的像素逐行进行曝光，将曝光结构累加，制作从而解决高速运动物体曝光时间不足所引起的输出收集成像信号弱问题，以增加有效曝光时间，阱结提高图像信噪比。构及
3.图像传感器通常包括衬底以及设置在衬底上的图像感光阵列、输出收集阱、传感转移栅和悬浮漏极，制作感光阵列、输出收集输出收集阱、阱结转移栅和悬浮漏极沿电荷转移方向依次排布。构及当入射光线照射到感光阵列时，感光阵列能够将光信号转化为电荷；之后，在感光阵列的栅极操控下，电荷被输出收集阱收集，再通过转移栅传输至悬浮漏极，此时电荷转化成电压信号，再由放大电路读出。
4.但是，电荷从输出收集阱向转移栅的传输过程中，存在传输效率低的缺陷，进而降低图像传感器的性能。
技术实现要素：
5.鉴于上述问题，本技术实施例提供一种输出收集阱结构及图像传感器，能够提高电荷从收集阱区到转移栅的转移效率。
6.本技术实施例的第一方面提供一种输出收集阱结构，其包括：
7.硅衬底；
8.设置在所述硅衬底内的收集阱区，所述收集阱区包括第一掺杂区和第二掺杂区，所述第一掺杂区的导电类型和所述第二掺杂区的导电类型不同；所述第二掺杂区包括多个间隔设置的凸起部，相邻的所述凸起部之间构成凹陷部；所述第一掺杂区包括多个第一子掺杂区和多个第二子掺杂区；多个所述第一子掺杂区与多个所述凹陷部一一对应设置，且所述第一子掺杂区设置在所述凹陷部内；所述第二子掺杂区设置在所述凸起部上；
9.收集栅，所述收集栅设置在所述硅衬底上，且所述收集栅在所述硅衬底上的投影至少覆盖所述收集阱区。
10.在一种可能的实施例中，所述第一子掺杂区的深度大于所述第二子掺杂区的深度。
11.在一种可能的实施例中，所述第一子掺杂区的导电类型和所述第二子掺杂区的导电类型相同，且所述第一子掺杂区中掺杂浓度大于所述第一子掺杂区中掺杂浓度。
12.在一种可能的实施例中，所述第二掺杂区包括第三子掺杂区和多个第四子掺杂区，多个所述第四子掺杂区间隔设置在所述第三子掺杂区上，所述第四子掺杂区构成所述凸起部，相邻的所述第四子掺杂区之间的区域构成所述凹陷部；
13.多个所述第四子掺杂区与多个所述第二子掺杂区对应设置，所述第四子掺杂区设
置在所述第二子掺杂区上；所述第四子掺杂区的深度大于所述第二子掺杂区的深度。
14.在一种可能的实施例中，所述第三子掺杂区的导电类型和所述第四子掺杂区的导电类型相同，且所述第四子掺杂区中掺杂浓度高于所述第三子掺杂区中掺杂浓度。
15.在一种可能的实施例中，所述输出收集阱结构还包括栅氧化层，所述栅氧化层设置在所述收集栅与所述硅衬底之间，且所述栅氧化层至少覆盖所述收集阱区。
16.在一种可能的实施例中，所述输出收集阱结构还包括隔离区，所述隔离区设置在所述收集阱区在所述第一方向上的相对端部，所述隔离区的底面至少与所述收集阱区的底面平齐。
17.在一种可能的实施例中，所述隔离区的底面低于所述收集阱区的底面。
18.在一种可能的实施例中，所述隔离区的导电类型与所述第一掺杂区的导电类型不同。
19.本技术实施例的第二方面还提供一种图像传感器，包括上述第一方面所述的输出收集阱结构。
20.本技术实施例提供的输出收集阱结构及图像传感器至少具有如下优点：
21.本技术实施例中的输出收集阱结构及图像传感器，通过对收集阱区进行改进，使得收集阱区包括第一掺杂区和第二掺杂区，且第一掺杂区包括深度不同的第一子掺杂区和第二子掺杂区，使得，第二子掺杂区与其相邻的两个第一子掺杂区围成凹陷区，且第二掺杂区的凸起部插设在凹陷区内。如此设置，第二掺杂区与第一子掺杂区的底面和部分侧面之间均形成pn结扩散电容，与相关技术中，仅是第二掺杂区的顶面和第一掺杂区的底面之间形成pn结扩散电容相比，可以增加收集阱区的单位面积的电容，在不增加收集栅在垂直于第一方向的宽度的前提下，可以缩短收集栅在第一方向的长度，降低收集阱区的热扩散漂移时间常数，从而可以大幅度缩短了电荷从收集阱区到转移栅的转移时间，进而提高电荷从收集阱区到转移栅的转移效率，提高了图像传感器的性能。
22.除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例提供的输出收集阱结构及图像传感器所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
23.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
24.图1为本技术实施例中的输出收集阱结构的结构示意图；
25.图2为图1的剖视图；
26.图3为本技术实施例中的图像传感器的结构示意图。
27.附图标记说明：
28.100：硅衬底；110：感光区；120：收集阱区；121：第一掺杂区；1211：第一子掺杂区；1212：第二子掺杂区；122：第二掺杂区；1221：第三子掺杂区；1222：第四子掺杂区；130：输出
转移区；140：悬浮漏极；101：顶面；102：底面；150：阻断区；160：隔离区；
29.200：栅氧化层；
30.300：控制栅；400：收集栅；500：转移栅；600：阻断栅。
具体实施方式
31.相关技术的输出收集阱结构会出现电荷传输速度慢的问题。以下将以输出收集阱结构应用到图像传感器(例如，ccd图像传感器)为例，解释上述问题产生的原因。在动态范围比较大的应用场合中，电荷从输出收集阱结构的收集阱区到转移栅的传输速度与收集阱区的热扩散漂移时间常数有关，而收集阱区的热扩散漂移时间常数与图像传感器的控制栅长度的平方成正比，例如，位于感应区的控制栅长度与位于收集阱区的收集栅的长度呈线性关系在一个四相ccd图像传感器中，收集阱区内的收集栅的长度约为感光区内的控制栅的长度的两倍，因此，收集阱区的热扩散漂移时间常数为相邻的感应区的热扩散漂移时间常数的4倍，进而可以表明收集阱区的热扩散漂移时间常数与收集栅的长度有关。
32.发明人发现，相关技术中，通常通过增大收集阱区中的收集栅的电压摆幅来降低收集栅的长度。当收集阱区中储存的电子达到设计满阱时，为防止信号反向溢出，收集阱区的中电势要略高；例如，要防止信号损失，收集栅的电势要高于常规下的电势0.5伏特以上，以增大收集栅的电压幅度，但是，当出现一个很小的信号，收集阱区接近空阱时，收集阱区有可能会从悬浮漏极抽取电子；出现大信号时也可能导致存储的电荷离硅氧化硅表面太近，受表面散射，降低电荷转移效率。以上表明，通过增大收集栅的电压摆幅来降低热扩散漂移时间常数不太能实现。
33.基于此，本技术实施例提供一种输出收集阱结构及图像传感器，通过对收集阱区进行改进，使得收集阱区包括第一掺杂区和第二掺杂区，且第一掺杂区包括深度不同的第一子掺杂区和第二子掺杂区，使得，第二子掺杂区与其相邻的两个第一子掺杂区围成凹陷区，且第二掺杂区的凸起部插设在凹陷区内。如此设置，第二掺杂区与第一子掺杂区的底面和部分侧面之间均形成pn结扩散电容，与相关技术中，仅是第二掺杂区的顶面和第一掺杂区的底面之间形成pn结扩散电容相比，可以增加收集阱区的单位面积的电容，在不增加收集栅在垂直于第一方向的宽度的前提下，可以缩短收集栅在第一方向的长度，降低收集阱区的热扩散漂移时间常数，从而可以大幅度缩短了电荷从收集阱区到转移栅的转移时间，进而提高电荷从收集阱区到转移栅的转移效率，提高了图像传感器的性能。
34.为了使本技术实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本技术保护的范围。
35.本技术实施例提供一种输出收集阱结构，该输出收集阱结构可以应用到时间延迟积分图像传感器(time delay integration，简称tdi)中，例如，应用到电耦合器件(charge coupled device，简称ccd)图像传感器中。
36.请参考附图1，输出收集阱结构包括硅衬底100、收集阱区120和收集栅400。
37.硅衬底100可以为p型硅衬底或者n型硅衬底，即硅衬底100内掺杂有第一掺杂离
子，第一掺杂离子可以为p型离子或者n型离子。其中，p型离子包括硼离子、铟离子、镓离子、铝离子或氟化硼离子等，n型离子包括磷离子或者砷离子。
38.收集阱区120设置在硅衬底100内，收集栅400设置在硅衬底100上，且收集栅400在硅衬底100上的投影至少覆盖收集阱区120。其中，收集栅400的材质包括多晶硅。
39.在时间延迟积分图像传感器(time delay integration，简称tdi)工作过程中，通过给收集栅400施加正电压，可以将感光阵列中各个感光单元中在相续时段中收集的电荷集汇集总和以形成电荷包；之后，通过给收集栅400施加负电压时，收集阱区120中电荷包可以通过转移栅传输至悬浮漏极中。
40.请参考附图1和附图2，收集阱区120包括第一掺杂区121和第二掺杂区122，第一掺杂区121的导电类型和第二掺杂区122的导电类型不同；也就是说，第一掺杂区121内掺杂有第一掺杂离子，第二掺杂区122内具有第二掺杂离子，第一掺杂离子的导电类型和第二掺杂离子的导电类型不同。示例性地，第一掺杂区121为n型杂质区，第二掺杂区122为p型杂质区，以使得第一掺杂区121与第二掺杂区122的界面处形成pn结电容，以进行电荷的存储。
41.第二掺杂区122包括多个凸起部，多个凸起部沿第一方向间隔设置，且相邻的凸起部之间形成凹陷部；第一掺杂区121包括多个第一子掺杂区1211和多个第二子掺杂区1212；多个第一子掺杂区1211与多个凹陷部一一对应设置，即，一个第一子掺杂区1211设置在一个凹陷部内，或者说，一个第一子掺杂区1211插设在凹陷部内。
42.换而言之，沿第一方向，多个第一子掺杂区1211和多个第二子掺杂区1212交替且邻接；即，相邻的第一子掺杂区1211之间设置有第二子掺杂区1212，相邻的第二子掺杂区1212之间设置有第一子掺杂区1211。
43.第二子掺杂区1212设置在凸起部上。第一子掺杂区1211的顶面与第二子掺杂区1212的顶面平齐，以使得第一子掺杂区1211在第三方向上的深度与第二子掺杂区1212在第三方向上的深度不同。
44.在一示例中，第一方向可以为附图1中y方向，且本实施例中，还具有第二方向和第三方向，第一方向、第二方向和第三方向两两相交。例如，第二方向为附图1中的x方向，为电荷转移方向x。换而言之，沿第一方向y，多个第一子掺杂区1211和多个第二子掺杂区1212交替且邻接，即，相邻的第一子掺杂区1211之间设置有第二子掺杂区1212，相邻的第二子掺杂区1212之间设置有第一子掺杂区1211。第三方向为附图1中z方向，即，垂于硅衬底100的底面方向。
45.本技术实施例提供一种输出收集阱结构，通过对收集阱区120进行改进，使得收集阱区120包括第一掺杂区121和第二掺杂区122，且第一掺杂区121包括深度不同的第一子掺杂区1211和第二子掺杂区1212，使得，第二子掺杂区1212与其相邻的两个第一子掺杂区1211围成凹陷区，且第二掺杂区122插设在凹陷区内。如此设置，第二掺杂区122与第一子掺杂区1211的底面和部分侧面之间均形成pn结扩散电容，与相关技术中，仅是第二掺杂区的顶面和第一掺杂区的底面之间形成pn结扩散电容相比，可以增加第二掺杂区122的单位面积的电容，在不增加收集栅400在垂直于第一方向的宽度的前提下，可以缩短收集栅400在第一方向的长度，降低收集阱区120的热扩散漂移时间常数，从而可以大幅度缩短了电荷从收集阱区到转移栅的转移时间，进而提高电荷从收集阱区到转移栅的转移效率，提高了图像传感器的性能。
46.在一种可能的实现方式中，第一子掺杂区1211的深度大于第二子掺杂区1212的深度。示例性地，第一子掺杂区1211的深度大于0.5μm，优选地，第一子掺杂区1211的深度为0.7μm。第二子掺杂区1212的深度小于0.3微米。以使得第一子掺杂区1211的底面和第二子掺杂区1212的侧面围成凹陷区，进而使得第二掺杂区122的部分插设在凹陷区内。
47.在本实施例中，收集阱区120内的电容包括三部分电容并联而成。其中，第一部分电容由收集栅400、栅氧化层200和硅衬底100组成的。第二部分电容由第一子掺杂区1211的部分侧面和第二掺杂区122之间形成pn结电容，第一子掺杂区1211的底面和第二掺杂区122之间形成pn结电容构成。第三部分电容由收集栅400、栅氧化层200、第二子掺杂区1212和硅衬底100构成。其中，第二子掺杂区1212构成耗尽层。
48.与相关技术中的技术方案相比，增大了第一子掺杂区1211的部分侧面和第二掺杂区122之间形成pn结电容，可以增加收集阱区120的单位面积的电容，在不增加收集栅400在第一方向的宽度的前提下，可以缩短收集栅400在第二方向的长度，缩小收集阱区120的热扩散漂移时间常数，从而可以大幅度提高电荷在收集阱区120的传输速度，进而提高电荷传输效率和图像传感器的性能。
49.需要说明的是，第一子掺杂区1211和第二子掺杂区1212的截面形状为规则形状，也可以为其他形状。示例性地，以垂直于硅衬底100的截面为纵截面，第一子掺杂区1211和第二子掺杂区1212的纵截面形状为矩形。如此设置，可以方便第一子掺杂区1211和第二子掺杂区1212的制备，降低第一子掺杂区1211和第二子掺杂区1212的制备难度。
50.在一种可能的实现方式中，第一子掺杂区1211的导电类型和第二子掺杂区1212的导电类型相同。示例性地，第一子掺杂区1211中的掺杂离子和第二子掺杂区1212中的掺杂离子均为n型离子。
51.第一子掺杂区1211中掺杂浓度大于第一子掺杂区1211中掺杂浓度。示例性地，第一子掺杂区1211的掺杂浓度位于3
×
10
16
/cm3与2
×
10
17
/cm3之间。
52.需要说明的是，沿垂直于硅衬底100的方向，第一子掺杂区1211中掺杂浓度可以相同，也可以不同。示例性地，第一子掺杂区1211底部的掺杂浓度，大于第一子掺杂区1211的顶部的掺杂浓度。例如，第一子掺杂区1211的表面的掺杂浓度可以在1
×
10
15
/cm3与10
×
10
15
/cm3之间。
53.第二子掺杂区1212的掺杂浓度低于1
×
10
16
/cm3。如此，便于电荷主要存储在第一子掺杂区1211中，且第二子掺杂区1212能够作为耗尽层，进而便于形成耗尽电容。
54.在一种可能的实现方式中，第二掺杂区122包括第三子掺杂区1221和多个第四子掺杂区1222，多个第四子掺杂区1222间隔设置在第三子掺杂区1221上。第四子掺杂区1222构成凸起部，相邻的第四子掺杂区1222之间的区域构成凹陷部。
55.多个第四子掺杂区1222与多个第二子掺杂区1212对应设置，每个第二子掺杂区1212设置在与其相对应的第二子掺杂区1212上，并与第二子掺杂区1212紧密接触。第一子掺杂区1211插设在相邻的第四子掺杂区1222之间，并与第四子掺杂区1222的侧面紧密接触。
56.如此设置，第四子掺杂区1222的侧面与第一子掺杂区1211的侧面形成pn结电容，第一子掺杂区1211的底面和第三子掺杂区1221的顶面形成pn结电容，进而可以增加收集阱区120的单位面积的电容，在不增加收集栅400在第一方向的宽度的前提下，可以缩短收集
栅400在第二方向的长度，降低收集阱区120的热扩散漂移时间常数，从而可以大幅度提高电荷从收集阱区120到转移栅的传输速度，进而提高电荷传输效率和图像传感器的性能。
57.在本实施例中，第四子掺杂区1222的深度大于第二子掺杂区1212的深度。如此设置，可以增大第四子掺杂区1222的侧面尺寸，进而尽可能提高第四子掺杂区1222的侧面与第一子掺杂区1211的侧面形成pn结电容，进而可以最大程度增加收集阱区120的单位面积的电容，在不增加收集栅400在垂直于第一方向的宽度的前提下，可以缩短收集栅400在第一方向的长度，降低收集阱区120的热扩散漂移常数，从而可以大幅度提高电荷在收集阱区120的传输速度，进而提高电荷传输效率和图像传感器的性能。
58.在一种可能的实现方式中，第三子掺杂区1221的导电类型和第四子掺杂区1222的导电类型相同。示例性地，第三子掺杂区1221中掺杂离子为p型离子，第四子掺杂区1222中的掺杂离子也为p型离子。
59.第三子掺杂区1221的掺杂浓度与第四子掺杂区1222的掺杂浓度不同。示例性地，第四子掺杂区1222的掺杂浓度大于第三子掺杂区1221的掺杂浓度。例如，第四子掺杂区的掺杂浓度大于3
×
10
16
/cm3，小于3
×
10
17
/cm3。第三子掺杂区1221的掺杂浓度位于3
×
10
16
cm3到2
×
10
17
cm3之间。例如，第三子掺杂区1221中掺杂浓度为2
×
10
17
cm3，如此设置，可以方便第二掺杂区122的制备。
60.在本实施例中，第四子掺杂区1222的宽度位于0.3μm至0.6μm之间。例如，第四子掺杂区1222的宽度为0.5μm。此外，沿垂直于硅衬底100的方向，第四子掺杂区1222各个区域的掺杂浓度可以相同，也可以不同。例如，第四子掺杂区1222的底部的掺杂浓度大于第四子掺杂区1222的顶部的掺杂浓度。
61.在一种可能的实现方式中，输出收集阱结构还包括栅氧化层200。栅氧化层200设置在收集栅400与硅衬底100之间，且栅氧化层200至少覆盖在收集阱区120。
62.栅氧化层200用于实现后续形成在其上的导电层之间绝缘设置。在本实施例中，栅氧化层200的材质包括氧化硅、氮化硅、氮氧化硅或者其组合。当然，栅介质层的材质还可以为其他绝缘材料，例如氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝等。
63.在一种可能的实现方式中，图像传感器还包括隔离区160，隔离区160设置在收集阱区120在第一方向上的相对端部。隔离区160的导电类型与第一掺杂区121的导电类型不同。示例性地，隔离区160中掺杂离子的类型为p型离子；第一掺杂区121中掺杂离子的类型为n型离子。如此设置，隔离区160能够避免电荷在相邻的收集阱区120之间串扰，且用于实现相邻的收集阱区120的分离。
64.隔离区160的底面至少与收集阱区120的底面平齐。在一示例中，隔离区160的底面与收集阱区120的底面平齐。在另一示例中，隔离区160的底面低于收集阱区120的底面，即，隔离区160深度大于收集阱区120的深度。如此设置，能够更好地发挥隔离区160的隔离功能。
65.本技术实施例还提供一种图像传感器，包括上述任一实施例所描述的输出收集阱结构。
66.请参考附图3，图像传感器还包括其他的结构，示例性地，在电荷转移方向上，也就是附图3中x方向，硅衬底100被划分多个区域。例如，以附图3所示的方位为例，硅衬底100被
划分为感光区110(或者，称为存储区)、收集阱区120、输出转移区130和悬浮漏极140(floating diffusion，简称fd)。需要说明的是，附图1中感光区110、收集阱区120、输出转移区130和悬浮漏极140仅是一个相对示例，并非严格的区域划分。
67.硅衬底100具有相对设置的顶面101和底面102。光线可以从硅衬底100的顶面入射，所形成的图像传感器为正面照射式传感器。光线还可以从硅衬底100的底面入射，所形成的图像传感器为背面照射式传感器。
68.在本实施例中，栅氧化层200至少覆盖在感光区110(或者，称为存储区)、收集阱区120、输出转移区130和悬浮漏极140上。栅氧化层200用于实现后续形成在其上的导电层之间绝缘设置。
69.栅氧化层200上设置有栅极结构，其中，栅极结构包括控制栅300、收集栅400、转移栅500。控制栅300、收集栅400和转移栅500沿着电荷转移方向x方向依次设置，且控制栅300与收集栅400之间，收集栅400与转移栅500之间均设置有绝缘层，以保证相邻的栅极之间能够相互绝缘。
70.控制栅300设置在感光区110上，也就是说，控制栅300的正下方区域为感光区110。感光区110以及设置在感光区110上的控制栅300可以简称为感光阵列。当感光区110接收到入射光时，将光子转换为电荷，以产生电荷。通过控制栅300上施加电压，控制栅300正下方的感光区110内形成势阱，电荷被收集到势阱内，从而实现电荷的存储。通过在不同控制栅300上施加不同电压，使得相邻两个势阱合并，从而驱动电荷能够定向传输。本技术实施例中，电荷第二方向转移，即，电荷沿附图3中x方向转移。
71.控制栅300的个数可以为多个。沿电荷转移方向上，依次相邻的n个控制栅形成一个控制栅组，多个控制栅组中的n个控制栅一一对应，且相对应的控制栅电连接，形成一个电极组，同一个电极组施加同样的时序电压，相邻的电极组施加相位不同的时序电压，从而实现电荷的存储及定向转移，n为大于或者等于2的正整数。
72.示例性的，以附图3所示的结构为例，沿电荷转移方向x上依次相邻的4个控制栅为一个控制栅组，为了便于描述，每个控制栅组中的4个控制栅沿电荷转移方向依次为第一控制栅、第二控制栅、第三控制栅、第四控制栅。多个控制栅组中的各第一控制栅电连接，形成第一电极组；多个控制栅组中的各第二控制栅电连接，形成第二电极组；多个控制栅组中的各第三控制栅电连接，形成第三电极组；多个控制栅中的各第四控制栅电连接，形成第四电极组。第一电极组、第二电极组、第三电极组和第四电极组分别通入四个相位不同的时序电压，以适用于工作时钟频率较高(例如1000mhz)的情形。
73.需要说明的是，本实施例中附图3仅示出了一个控制栅组作为示例。
74.在第二方向x上，收集阱区120设置在感光区110的一侧，输出转移区130设置在收集阱区120背离感光区110的一侧，悬浮漏极设置在输出转移区背离收集阱区的一侧。收集阱区用于将感光区所形成的电荷进行汇集总和形成电荷包。通过转移栅控制将感光区产生的电荷包转移悬浮漏极，进而通过读出电路将电荷转化为电压信号读出。
75.需要说明的是，图像传感器的硅衬底100和栅极结构并不仅限于此。示例性地，栅极结构还包括阻断栅600，阻断栅600设置在控制栅300与收集栅400之间，且位于阻断栅600下方的区域为阻断区150。
76.阻断栅600用于分隔控制栅300与收集栅400之间，用于防止传输至收集阱区120内
的电荷，沿背离电荷转移方向的方向，即附图1从右向左的方向，回流至感光区110，以保证图像传感器的性能。
77.本技术实施例还提供了一种图像传感器制作时，可以包括以下步骤：
78.先提供硅衬底，之后通过图像化工艺及离子注入工艺，先在硅衬底100内形成各个区域，例如，在硅衬底100内形成感光区110、阻断区150、收集阱区120、输出转移区130和悬浮漏极140，并形成各个区域内形成源极端和漏极端。
79.在形成收集阱区120时，可以先在硅衬底100上形成具有第一开口区的第一掩膜层(图中未示出)，第一开口区用于所暴露的区域用于形成第三子掺杂区。之后，利用离子注入工艺(例如等离子注入工艺)向暴露在第一开口区内硅衬底100进行注入，以形成第三子掺杂区1221。
80.之后去除第一掩膜层，并在硅衬底100上形成第二掩膜层。之后，在图形化第二掩膜层，以在第二掩膜层内形成间隔设置在第二开口。最后，利用离子注入工艺(例如等离子注入工艺)向暴露在第二开口区内硅衬底100进行注入，以形成第一子掺杂区1211。
81.之后，去除第二掩膜层，并在硅衬底100上形成第三掩膜层。图形化第三掩膜层，以在第三掩膜层内形成间隔设置的多个第三开口，每个第三开口暴露出相邻的第一子掺杂区1211之间的区域，之后，利用等离子注入工艺在硅衬底100内形成层叠设置的第四子掺杂区1222和第二子掺杂区1212，第二子掺杂区1212位于第四子掺杂区1222的顶面。
82.通过沉积等工艺在硅衬底100的顶面形成栅氧化层200，再通过沉积、光刻、刻蚀等工艺在栅氧化层200上形成各栅极(控制栅300、收集栅400和转移栅500)。其中，沉积可以为化学气相沉积(chemical vapor deposition，简称cvd)或者物理气相沉积(physical vapor deposition，简称pvd)，刻蚀可以湿法刻蚀或者干法刻蚀。
83.通过光刻、刻蚀及淀积形成所需的互连结构。
84.通过键合、减薄等工艺对硅衬底100进行处理，形成背照式图像传感器。示例性的，将硅衬底的正面与其他结构的表面进行键合，并将硅衬底的背面进行减薄。减薄可以利用化学机械研磨(chemical mechanical polishing，简称cmp)工艺。
85.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
86.在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本技术的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
87.最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。